`timescale 1ns/1ps

module tb_t_segled();

reg sys_clk;
reg sys_rst_n;
reg [3:0] num_list [5:0];
wire [5:0]seg_sel;
wire [7:0]seg_led;

t_segled #(
    .CNT_MAX(25_000)
) u_t_segled (
    .sys_clk(sys_clk),
    .sys_rst_n(sys_rst_n),
    .num_list(num_list),
    .seg_sel(seg_sel),
    .seg_led(seg_led)
);
  
always #10 sys_clk = ~sys_clk;

initial begin
    sys_clk <= 1'b0;
    sys_rst_n <= 1'b0;
    // 初始化输入数组值
    num_list[0] <= 4'h1;
    num_list[1] <= 4'h2;
    num_list[2] <= 4'h3;
    num_list[3] <= 4'h4;
    num_list[4] <= 4'h5;
    num_list[5] <= 4'h6;
    
    #100

    sys_rst_n <= 1'b1;

    #5000

    num_list[0] <= 4'h3;
    num_list[1] <= 4'h2;
    num_list[2] <= 4'h1;
    num_list[3] <= 4'h6;
    num_list[4] <= 4'h5;
    num_list[5] <= 4'h4;
end
endmodule